Patrick Schmidt, M.Sc
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High-Level-Synthese für KI-Beschleuniger
Um die Entwurfszeit von KI-Beschleunigern zu verkürzen, hat das Gebiet der High-Level-Synthese an Bedeutung gewonnen. Es verlagert den Entwurf von den traditionellen HDL-Sprachen auf eine abstraktere Ebene, wie z. B. SystemC oder C++, und ermöglicht dem Entwickler eine schnelle Bewertung verschiedener Architekturen. Da KI-Beschleuniger sehr datenpfadlastig sind, eignen sie sich gut für diese Art der Modellierung, da sie leicht algorithmisch beschrieben werden können. Durch diese Methoden können sich die Entwickler auf die Architektur konzentrieren, während die Low-Level-Modellierung, wie z. B. Pipelining und Interfaces, von den Tools übernommen werden kann.
KI-Beschleuniger Verifikation
Neue Entwurfsmethoden, wie HLS oder HGL, ermöglichen die schnelle Entwicklung neuer Beschleunigerarchitekturen. Allerdings fehlt es dem Verifikationsprozess noch an Geschwindigkeit. Während in der Vergangenheit umfangreiche Simulationen des Entwurfs durchgeführt wurden, um ihn zu verifizieren, setzen sich formale Methoden immer mehr durch. Sie zielen darauf ab, die Korrektheit des Entwurfs durch Mittel wie die symbolische Auswertung mathematisch zu beweisen. Traditionelle Engpässe, wie z. B. ein großer Kontrollpfad, sind bei KI-Beschleunigern kein Thema, da die Kontrolllogik minimiert wird. Diese Designunterschiede können ausgenutzt werden, um den Verifikationsprozess zu beschleunigen.
Sicherheit von KI-Beschleunigern
Mit den jüngsten Fortschritten haben spezielle KI-Beschleuniger ihren Weg in eine Vielzahl von sicherheitskritischen Anwendungsfällen gefunden. Die Gewährleistung, dass diese Architekturen eine sichere Inferenz von NNs ermöglichen, ist eine wichtige Aufgabe. Hardware-Trojaner sind ein möglicher Angriffsvektor. Sie versuchen, Informationen über den Zustand des Beschleunigers nach außen dringen zu lassen, um z. B. die trainierten Parameter des Netzes auszuspähen. Bestimmte formale Methoden können in der Entwurfsphase eingesetzt werden, um diese Angreifer auf IP-Ebene zu finden.
Titel | Typ |
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Compiler-Based Integration of Neural Network Accelerators | Masterarbeit |
Implementierung eines Hardwarebeschleuniger für Neuronale Netze zur Verarbeitung von Radardaten | Masterarbeit |
Konzept und Entwicklung von High-Performance Hardware Beschleunigern für Neuronale Netze | Bachelor-/ Masterarbeit |
Online validation of trustworthy execution of neural networks using dedicated accelerators | Masterarbeit |