Julian Höfer, M. Sc.
- Wissenschaftlicher Mitarbeiter
- Gruppe: Prof. Becker
- Raum: 127
CS 30.10 - Tel.: +49 721 608-41310
- julian hoeferTqa6∂kit edu
Engesserstr. 5
76131 Karlsruhe
M. Sc. Julian Höfer
Lebenslauf
- Geboren im August 1996
- Bachelorstudium der Elektro- und Informationstechnik am KIT
- Abschluss im Februar 2018
- Thema der Abschlussarbeit: „Konzeption, Aufbau und Inbetriebnahme eines programmierbaren Steuerungsmoduls für eine Hybrid-Photovoltaikanlage“
- Doppelmasterstudium Elektro- und Informationstechnik am KIT und Grenoble INP Phelma
- Abschluss im Februar 2020
- Thema der Abschlussarbeit am ITIV: „Evaluation and Optimization of Highly Distributed Systolic Arrays for Neural Networks“
- Praktikum an der European Synchrotron Radiation Facility (ESRF) in Grenoble (06.2018 – 09.2018): Softwareerweiterung der eingebetteten IcePAP-Motorsteuerung
- Wissenschaftlicher Mitarbeiter am ITIV seit April 2020
Forschungsinteressen
- Hardwarebeschleunigung im Bereich des maschinellen Lernens
- Funktionale Absicherung von KI im sicherheitskritischen Umfeld
Künstliche Intelligenz und neuronale Netze spielen In den letzten Jahren eine immer größere Rolle, insbesondere in der Bildverarbeitung. Dadurch werden hochkomplexe Anwendungen wie Computer Vision im autonomen Fahren ermöglicht. Je genauer diese Modelle allerdings werden, umso größer wird auch der Rechenaufwand. Da normale Computer dafür nicht mehr ausreichen, wird an speziellen Hardwarebeschleunigern geforscht, die auch eingebettet in mobile Systeme die anspruchsvollen Echtzeitanforderungen erfüllen.
Um den Einsatz im sicherheitskritischen Umfeld zu ermöglichen muss dazu in erster Linie an der Absicherung, sowohl der Algorithmen, aber vor allem an den zugrundeliegenden, neuen Hardwarearchitekturen geforscht werden.
Lehre
Betreuung des Labors Schaltungsdesign (LSD)
Titel | Datum |
---|---|
Uncertainty Estimation für den Belle II Neural Network Trigger | offen (zu vergeben) |
Evaluation von Methoden zur Unsicherheitsabschätzung künstlicher Intelligenz und Konzeption der HW-Integration | offen (zu vergeben) |
Fehlerabsicherung von modernen KI-Beschleuniger-Architekturen wie Systolic Arrays auf Hardwareebene | offen (zu vergeben) |
Co-Design von KI-Algorithmus und KI-Akzelerator zur Erhöhung der Resilienz gegenüber zufälligen Hardwarefehlern | offen (zu vergeben) |
Optimierung eines Hardwarebeschleunigers für neuronale Netze mit Hilfe eines Learning Agents | offen (zu vergeben) |