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Dipl.-Inform. Tanja Harbaum

Wissenschaftliche Mitarbeiterin
Gruppe: Prof. Dr.-Ing. Jürgen Becker
Raum: 226.2
Tel.: +49 721 608-47169
Fax: +49 721 608-42511
tanja harbaumLyl3∂kit edu

Engesserstr. 5

76131 Karlsruhe



Dipl.-Inform. Tanja Harbaum

Lebenslauf

  • Geboren Juli 1984
  • Studium Informatik am KIT
    • Vertiefungsfächer:
      Robotik und Automation
      Entwurf eingebetteter Systeme und Rechnerarchitekturen
    • Ergänzungsfach:
      Systems Engineering
    • Diplomarbeit „Konzeptionierung, Modellierung und anwedungs-spezifische Optimierung eines Low-Power Prozessors auf Basis der ARM Architektur“
  • Seit März 2013 Wissenschaftliche Mitarbeiterin am ITIV
  • „Doctoral Fellow“ der Graduiertenschule "Karlsruher Schule für Elementarteilchen und Astroteilchenphysik: Wissenschaft und Technologie (KSETA)“ (Link http://www.kseta.kit.edu/)

 

Forschung

 

  • TCRC 89 "Invasive Computing" (InvasIC) link: http://invasic.informatik.uni-erlangen.de
    Unter dem Begriff Invasives Rechnen wird ein völlig neues Paradigma für den Entwurf und die Programmierung zukünftiger paralleler Rechensysteme erforscht. Die Grundidee besteht darin, parallelen Programmen die Fähigkeit zu verleihen, in einer als Invasion bezeichneten Phase ressourcengewahr Berechnungen auf eine Menge aktuell verfügbarer Ressourcen zu verteilen, und nach paralleler Abarbeitung diese in einer als Rückzug bezeichneten Phase wieder frei zu geben. Um diese neue Art der selbstadaptiven und ressourcengewahren Programmierung auf zukünftigen MPSoCs (engl. Multi-Processor-Systems-on-a-Chip) effizient zu ermöglichen, bedarf es neuer Programmierkonzepte, Sprachen und Compilern wie auch Laufzeit- bzw. Betriebssystemen sowie revolutionärer Architekturerfindungen, die sich auf die Rekonfigurierbarkeit von sowohl Prozessor-, Verbindungs- als auch Speicher- Ressourcen beziehen.

     

  • Level 1 Track Trigger des Compact Muon Solenoid (CMS, CERN)
    Im Rahmen den Long Shutdowns des CMS-Experiments am CERN im Jahr 2018-2019 wird die Luminosität des Detektors um den Faktor zehn gesteigert. Dies erhöht die Anzahl der Daten um ein Vielfaches und für den Level 1 Trigger wird eine Bandbreite von 50 Tb/s erwartet. Die Latenzzeit beträgt 12 us, in der die eingehenden Daten formatiert, zu den einzelnen Towern transportiert und dort lokal mit einer vorher generierten Datenbank verglichen werden müssen. Zudem werden anschließend, basierend auf diesem Ergebnis, eine erste Spurenzuordnung und eine Berechnung der Vertices durchgeführt. Die erforderliche globale Datenbank besteht aus etwa hundert Millionen Datensätzen zu je 96 Bit, lokal muss ein Eingangsstrom mit diesen Datensätzen verglichen werden.
    Die Architektur des Track Triggers wird momentan entworfen und der erste Demonstrator wird in den nächsten zwei bis drei Jahren benötigt. Unser Ziel ist es, die momentane Realisierung des Datenbankabgleiches mittels ASICs in FPGAs zu realisieren und einen Beitrag zu dem Konzept und Bau des neuen Track Triggers zu leisten.
  • Content Addressable Memory auf FPGAs
  • Pattern Recognition Algorithmen auf FPGAs

 

Lehre

 

Studentische Arbeiten

Dipl.-Inform. Tanja Harbaum
Titel Datum


Betreute laufende studentische Arbeiten
Name Tätigkeit Aufgabengebiet

Betreute abgeschlossene studentische Arbeiten
Name Tätigkeit Aufgabengebiet
Masterarbeit 07.03.2017 (Nr. 2212) Integration von laufzeit-adaptiver Rekonfiguration von Hardware-Beschleunigern in eine LEON3 Architektur; Integration of runtime adaptive reconfiguration of hardware accelerators into a LEON3 architecture;
Bachelorarbeit 31.05.2016 (Nr. 2129) Entwurf, Implementierung und Evaluierung einer Pipeline-Architektur für eine FPGA-Speicherstruktur mit Mustererkennung
Masterarbeit 13.01.2016 (Nr. 2071) Design, Implementation and Evaluation of an FPGA Memory Architecture with Pattern Recognition Capability
Bachelorarbeit 21.12.2015 (Nr. 2062) Entwurf, Implementierung und Evaluierung einer Vergleichsmatrix für eine FPGA-Speicherstruktur mit Mustererkennung
Bachelorarbeit 06.11.2014 (Nr. 1920) Entwurf, Implementierung und Evaluierung einer Speicherstruktur im Xilinx B-RAM; Design, Implementation and Evaluation of a Memory Architecture in XILINX B-RAM



Aktuelle Veröffentlichungen


Journals & Bücher
  • CMS Collaboration, T. Harbaum
    Search for pair-produced vectorlike B quarks in proton-proton collisions at s√=8  TeV
    In Phys. Rev. D, Band 93, S. 112009, 2016

  • C. Tradowsky, T. Harbaum, L. Masing, J. Becker
    A Novel ADL-based Approach to Design Adaptive Application-Specific Processors
    In Best of ISVLSI, 2016

  • CMS Collaboration, T. Harbaum
    Search for supersymmetry with photons in pp collisions at s√=8  TeV
    In Physical Review Letters 92, Band 7, 2015

Konferenz- & Workshop-Beiträge
  • T. Harbaum, C. Schade, M. Damschen, C. Tradowsky, L. Bauer, J. Henkel, J. Becker
    Auto-SI: An Adaptive Reconfigurable Processor with Run-time Loop Detection and Acceleration
    In 30th IEEE International System-on-Chip Conference (SOCC), 2017

  • T. Harbaum, M. Seboui, M. Balzer, J. Becker, M. Weber
    A Content Adapted FPGA Memory Architecture with Pattern Recognition Capability for L1 Track Triggering in the LHC Environment (HiPEAC Paper Award)
    In IEEE International Symposium on Field-Programmable Custom Computing Machines (FCCM), 2016

  • C Amstutz, F. Ball, M. Balzer, J. Brooke, L. Calligaris, D. Cieri, E. Clement, G. Hall, T. Harbaum, K. Harder, P. Hobson, G. Iles, T. James, K. Manolopoulos, T. Matsushita, A. Morton, D. Newbold, S. Paramesvaran, M. Pesaresi, I. Reid, A. Rose, O. Sander, T. Schuh, C. Shepherd-Themistocleous, A. Shtipliyski, S. Summers, A. Tapper, I. Tomalin, K. Uchida, P. Vichoudis, M. Weber
    Emulation of a prototype FPGA track finder for the CMS Phase-2 upgrade with the CIDAF emulation framework
    In IEEE Real Time Conference (RT), 2016

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