VHDL
VHDL-Online
VHDL Manual
VHDL Referenz
Buchdownload: Schaltungsdesign mit VHDL
VHDL-Online...a Hypertext-based-VHDL-Learning System
Was ist VHDL-Online?
Ziel von VHDL-Online ist es, ein Lernsystem mit Wissensbasis bereitzustellen, welches Studenten wie auch erfahrenen Ingenieuren VHDL-Kenntnisse im Selbststudium vermittelt. Über die Integration der Hypertextdokumente ins WorldWideWeb soll ein weites Umfeld von VHDL-Nutzern angesprochen werden.
VHDL-Online besteht aus den Modulen VHDL-Manual und VHDL-Referenz.
VHDL-Fragen und Antworten
Die Fragen-und-Antworten-Seite von vhdl.org enthält allgemeine Fragen zu VHDL (z.B. Kontakte), eine Literatur- sowie eine Produkt- und Serviceliste (freie und kommerzielle) sowie ein Glossar.
VHDL-Online wurde entwickelt von
- Institut für Technik der Informationsverarbeitung der Universität Karlsruhe
- Dipl.-Ing. Bernhard Wunder,
- Dipl.-Ing. Gunther Lehmann,
- Dipl.-Ing. Peter Elter,
- Dipl.-Ing. Michael Wolff.
Deutschsprachige VHDL-Literatur
- Schaltungsdesign mit VHDL - Synthese, Simulation und Dokumentation digitaler Schaltungen
G. Lehmann, B. Wunder, M. Selz, Franzis', Poing, 1994 - VLSI-Entwurf - Methoden, Vorgehen, Automatisierung
Thomas Kropf, International Thomson Publishing, Bonn, 1995 - Abstrakte Modellierung digitaler Schaltungen vom funktionalen Modell bis zur Gatterebene
Klaus tenHagen, Springer, Berlin-Heidelberg, 1995
Links
- EDA Industry Working Groups
Hier gibt es eine umfassende Liste mit Links rund ums Thema! - VHDL-Seite (Uni Hamburg)
VHDL-Online-Manual
Dieses Manual entstand als begleitendes Hilfsmittel für ein VHDL-Entwurfspraktikum am Institut für Technik der Informationsverarbeitung.
Im Manual werden neben einer Einführung in Hardwarebeschreibungssprachen und einem typischen VHDL-Entwurfsablauf die grundlegenden Konzepte der Hardwarebeschreibungssprache erläutert. Viele Bilder und Beispiele vervollständigen diese Kurzeinfürung.
Inhalt
- 1. Hardwarebeschreibungssprachen
- 2. Die Hardwarebeschreibungssprache VHDL
- 3. Bausteine der Sprache VHDL
- 4. Objekte
- 5. Die Entity
- 6. Die Architecture
- 7. Die Configuration
- 8. Timing in VHDL
- 9. Kontextbefehle
- 10. Testumgebungen
- 11. Vorgehensweise beim Erstellen eines VHDL-Modells
- 12. Das neunwertige Logiksystem std_logic_1164
- 13. Beispiele
- 14. Literatur
VHDL-Online-Referenz
Syntaktische Rahmen
Deklarationsanweisungen
- ALIAS
- ATTRIBUTE
- ATTRIBUTE: Definition
- COMPONENT
- CONSTANT
- DISCONNECT
- FILE
- FUNCTION
- FUNCTION: Definition
- PROCEDURE
- PROCEDURE: Definition
- SIGNAL
- SUBTYPE
- TYPE
- USE
- VARIABLE
Nebenläufige Anweisungen
- Signalzuweisung (nicht bedingt)
- Signalzuweisung (conditional signal assignment)
- Signalzuweisung (selected signal assignment)
- ASSERTION
- BLOCK
- GENERATE
- PROCESS
- Prozeduraufruf
- Komponenteninstantiierung
Sequentielle Anweisungen
Konfigurationsanweisungen
Kontextbefehle
Circuit Design with VHDL
Schaltungsdesign mit VHDL (Buchdownload PDF)
Buchausleihe (Link zur KIT Bibliothek)
Publisher
Franzis' Verlag, Poing, 1994
gebunden, 315 Seiten, mit Diskette
ISBN 3-7723-6163-3
Authers
- Gunther Lehmann,
- Bernhard Wunder,
- Manfred Selz
Urheberrecht
Die Autoren Gunther Lehmann, Bernhard Wunder und Manfred Selz behalten sich das Urheberrecht vor.
Das Herunterladen der Dokumente ist nur für den persönlichen Gebrauch gestattet. Ein Vervielfältigen für kommerzielle Zwecke in jeder Art (ganz oder auch nur in Auszügen) ist untersagt. Jede nicht-kommerzielle Verbreitung (z.B. im WWW oder per eMail) erfordert die ausdrückliche Zustimmung der Autoren. Die PDF Dokumente dürfen nicht modifiziert werden. Dies beinhaltet insbesondere auch das Verändern oder Löschen der Copyright-Fußzeile.
Overview
Since its "company-independent" standardization in 1987 the use of VHDL and the support of this hardware description language (HDL) by commercial tools has grown steadily. VHDL has also become the most important and widely used HDL in Europe. The vast libraries of VHDL make the uniform description of electronic systems over different abstraction levels possible. Noticeably shortened design times can be achieved and a higher level of the quality of design results are yielded when VHDL designs are combined with modern synsthesis tools.
The first VHDL book written in German gives an extensive introduction to the syntax and semantics of the VHDL langauge. The construct of the language is illustrated through numerous examples and excercises. In addtion, the book also deals with the use of VHDL for simulation and synthesis for the design of digital circuits.
The provision of all the VHDL language constructs permits the use of this book also as reference material for advanced VHDL users. The book is, however, also written for new users of VHDL and is therefore especially suitable as a supplemental reading reference and teaching aid for training courses and lectures.
In addition to the still highly supported VHDL standard (IEEE Std 1076-1987), the book also deals with the changes, which resulted from moving to the up-to-date and currently valid VHDL standard (IEEE Std 1076-1993).
"The book came into being when we were employed at The Laboratory for Information Processing Technology (ITIV) of the KIT or alternatively active the at the Institute for Computer-Aided Circuit Design at the University of Erlangen-Nürnberg":
Gunther Lehmann, Bernhard Wunder, Manfred Selz.
Vorwort
VHDL ist ein weltweit akzeptierter Standard zur Dokumentation, funktionalen Simulation und zum Datenaustausch beim Entwurf digitaler Systeme. VHDL hat in den letzten Jahren ausgehend von den USA seinen weltweiten Siegeszug angetreten. Mittlerweile findet die Sprache in vielen Entwicklungsabteilungen Verwendung; kaum ein Unternehmen wird sich dem Einsatz von VHDL beim Entwurf digitaler Hardware entziehen können.
Das Einsatzgebiet von VHDL wurde im Laufe der Zeit in Richtung Synthese erweitert. Damit wurden neue, produktivere Wege in der Elektronikentwicklung eröffnet. Die aktuellen Bestrebungen internationaler Gremien gehen in Richtung analoger Erweiterung des Standards, was den technologischen Fortschritten und der Entwicklung hin zu gemischt analog-digitalen Systemen bzw. Mikrosystemen dienlich sein wird.
Die Probleme, die beim Einsatz von VHDL auftreten, dürfen jedoch nicht verschwiegen werden. Es handelt sich um eine sehr mächtige Sprache, die erst nach längerem praktischen Einsatz richtig beherrscht wird. Der Einstieg ist insbesondere für diejenigen Hardwareentwickler schwierig, die noch nicht intensiv mit einer Programmiersprache gearbeitet haben. Die psychologische Barriere darf dabei nicht unterschätzt werden. Hinzu kommt, daß es mit der Einführung der „Sprache“ VHDL allein nicht getan ist: Die darauf basierende Entwurfsmethodik erfordert eine neue Arbeitsweise, ein Überdenken gewohnter Schemata und nicht zuletzt die Verwendung neuer Werkzeuge.
Die anfänglichen technischen Probleme (fehlende Herstellerbibliotheken, relativ langsame Simulation auf Gatterebene, kein automatisiertes „Backannotation“) sind schon weitgehend beseitigt. Eine größere Herausforderung stellt allerdings die Tatsache dar, daß der durch verschiedene Syntheseprogramme unterstützte VHDL-Sprachumfang eingeschränkt und nicht identisch ist.
Ein gravierendes Problem ist auch die starke Abhängigkeit des Syntheseergebnisses von der Qualität der VHDL-Beschreibung, mit dem Schlagwort „what you write is what you get“ treffend beschrieben. In den letzten Jahren wurde versucht, durch Einführung sog. „Front-End-Tools“ den Entwickler vom Erlernen und vollen Verständnis der Sprache zu entlasten. Diese Werkzeuge erzeugen aus einer graphisch definierten Verhaltensbeschreibung per Knopfdruck VHDL-Code, der oft als „synthesegerecht“ bezeichnet wird. Dadurch gestaltet sich der Entwurfsablauf für viele Anwendungsfälle produktiver, denn ein Automatengraph oder ein Statechart ist nun einmal anschaulicher und leichter zu übersehen als seitenlange IF...THEN...ELSE- und CASE-Anweisungen.
Die oben genannten Abhängigkeiten des Syntheseergebnisses vom VHDL-Code stellen hohe Ansprüche an diese Werkzeuge. Da Front-End- und Synthesetools in der Regel jedoch von verschiedenen Herstellern angeboten werden, ist der erzeugte VHDL-Code für die anschließende Synthese oft wenig optimiert bzw. teilweise sogar ungeeignet. Die Abhängigkeiten sind dabei so komplex, daß die erforderlichen manuellen Änderungen am Quellcode nur von Experten beherrscht werden. Vor einem blinden Vertrauen auf das Ergebnis dieser Werkzeugkette soll deshalb gewarnt werden: VHDL nur als Datenaustauschformat ohne Verständnis der Syntax und Semantik eingesetzt, kann leicht zu unbefriedigenden oder gar schlechten Ergebnissen führen. Deshalb sind Bücher, die das notwendige Hintergrundwissen zur Syntax und zur Interpretation der Sprache VHDL liefern, auch beim Einsatz modernster Entwicklungswerkzeuge unverzichtbar.
In dem vorliegenden Buch ist es den Autoren gelungen, erstmals eine umfassende deutschsprachige Einführung in Syntax und Semantik der Sprache VHDL sowie deren Anwendung für Simulation und Synthese zu geben und anhand von einfachen Beispielen zu erläutern. Damit wird zur Verbreitung von VHDL im deutschsprachigen Raum ein wichtiger Beitrag erbracht.
Karlsruhe, im März 1994
Prof. Dr.-Ing. K. D. Müller-Glaser
Inhalt
Teil A: Einführung
1 Entwurf elektronischer Systeme 16 1.1 Motivation 16 1.2 Entwurfssichten 16 1.3 Entwurfsebenen 18 2 Motivation für eine normierte HDL 23 2.1 Komplexität 23 2.2 Datenaustausch 24 2.3 Dokumentation 25 3 Geschichtliche Entwicklung von VHDL 26 4 Aufbau einer VHDL-Beschreibung 29 4.1 Schnittstellenbeschreibung (Entity) 29 4.2 Architektur (Architecture) 29 4.3 Konfiguration (Configuration) 30 4.4 Package 30 4.5 Beispiel eines VHDL-Modells 31 5 Entwurfssichten in VHDL 33 5.1 Verhaltensmodellierung 33 5.2 Strukturale Modellierung 36 6 Entwurfsebenen in VHDL 37 6.1 Algorithmische Ebene 37 6.2 Register-Transfer-Ebene 38 6.3 Logikebene 39 7 Design-Methodik mit VHDL 40 7.1 Entwurfsablauf 40 7.2 VHDL-Software 43 8 Bewertung von VHDL 46 8.1 Vorteile von VHDL 46 8.2 Nachteile von VHDL 50
Teil B: Die Sprache VHDL
1 Allgemeines 54 1.1 VHDL'87 oder VHDL'93 54 1.2 Vorgehensweise und Nomenklatur 55 2 Sprachelemente 56 2.1 Sprachaufbau 56 2.2 Zeichensatz 57 2.3 Lexikalische Elemente 59 2.4 Sprachkonstrukte 67 3 Objekte 71 3.1 Objektklassen 71 3.2 Datentypen und Typdeklarationen 72 3.3 Objektdeklarationen 83 3.4 Ansprechen von Objekten 89 3.5 Attribute 93 4 Aufbau eines VHDL-Modells 94 4.1 Bibliotheken 94 4.2 Schnittstellenbeschreibung (Entity) 97 4.3 Architektur (Architecture) 99 4.4 Konfiguration (Configuration) 102 4.5 Package 102 4.6 Abhängigkeiten beim Compilieren 104 5 Strukturale Modellierung 106 5.1 Komponentendeklaration und -inst. 108 5.2 Block-Anweisung 113 5.3 Generate-Anweisung 115 6 Verhaltensmodellierung 119 6.1 Operatoren 121 6.2 Attribute 130 6.3 Signalzuw. und Verzögerungsmodelle 139 6.4 Nebenläufige Anweisungen 145 6.5 Sequentielle Anweisungen 152 6.6 Unterprogramme 163 7 Konfigurieren von VHDL-Modellen 176 7.1 Konfiguration von Verhaltensmodellen 177 7.2 Konfiguration von strukturalen Modellen 177 8 Simulationsablauf 186 8.1 Delta-Zyklus 186 8.2 Zeitverhalten von Zuweisungen 188 8.3 Aktivierung zum letzten Delta-Zyklus 190 9 Besonderheiten bei Signalen 193 9.1 Signaltreiber und Auflösungsfkt. 193 9.2 Kontrollierte Signalzuweisungen 197 9.3 Kontrollierte Signale 198 10 Gültigkeit und Sichtbarkeit 201 10.1 Gültigkeit 201 10.2 Sichtbarkeit 202 11 Spezielle Modellierungstechniken 204 11.1 Benutzerdefinierte Attribute 204 11.2 Gruppen 207 11.3 Überladung 209 11.4 PORT MAP bei strukturalen Modellen 214 11.5 File - I/O 215 11.6 Zeiger 221 11.7 Ext. Unterprogramme und Architekturen 227
Teil C: Anwendung von VHDL
1 Simulation 230 1.1 Überblick 230 1.2 Simulationstechniken 232 1.3 Simulationsphasen 234 1.4 Testumgebungen 234 1.5 Simulation von VHDL-Gatternetzlisten 240 2 Synthese 242 2.1 Synthesearten 242 2.2 Einsatz der Syntheseprogramme 248 2.3 Synthese von komb. Schaltungen 251 2.4 Synthese von sequentiellen Schaltungen 263 2.5 Optimierung der "Constraints" 269 2.6 Ressourcenbedarf bei der Synthese 274
Teil D: Anhang
1 Packages 278 1.1 Das Package standard 278 1.2 Das Package textio 279 1.3 IEEE-Package 1164 281 2 VHDL-Übungsbeispiele 288 2.1 Grundlegende VHDL-Konstrukte 288 2.2 Komplexe Modelle 291 3 VHDL-Gremien und Informationsquellen 298 3.1 VHDL-News-Group 298 3.2 VHDL International 299 3.3 VHDL Forum for CAD in Europe 299 3.4 European CAD Standardization Initiative 300 3.5 AHDL 1076.1 Working Group 301 3.6 VHDL Initiative Towards ASIC Libraries 302 3.7 E-mail Synopsys Users Group 302 4 Disketteninhalt 303 Literatur 304 Sachverzeichnis 309