Johannes Pfau, M. Sc.

Johannes Pfau, M. Sc.

  • Engesserstraße 5
    76131 Karlsruhe

Forschung

FPGA-Architektur und Toolchain-Forschung

Neue Halbleitertechnologien und die steigende Nachfrage nach rekonfigurierbarer Hardware mit geringem Stromverbrauch machen Änderungen in der Systemarchitektur von FPGAs erforderlich. Das Ersetzen der üblicherweise verwendeten Lookup-Tabellen durch In-Memory-Computing-Zellen oder universelle Logikmodule erfordert Anpassungen sowohl in der Architektur als auch in der Toolchain, da die Synthese von Anwendungen für solche FPGAs spezielle Algorithmen erfordert. Ähnliche Herausforderungen ergeben sich beim Umgang mit lokalisiertem Power-Management in Power-Regionen: Synthesewerkzeuge müssen diese Regionen speziell betrachten, um die Vorteile der Leistungsreduzierung in Benutzeranwendungen zu ermöglichen.

FPGA-basierte Strahlformung

Um das Verständnis der Umwelt in Bezug auf die Bio-, Geo-, Kryo- und Hydrosphäre zu erweitern, erforschen Raumfahrtbehörden neuartige weltraumgestützte Überwachungslösungen für dynamische Prozesse auf der Erdoberfläche. Die eingesetzten Satelliten müssen die riesige Menge an empfangenen Radardaten vor der Rückübertragung zur Erde reduzieren. Eine Aufgabe, die sich gut für FPGA-Datenverarbeitung eignet. Indem wir die bisher analoge Strahlformung vollständig in den digitalen FPGA-Bereich verlagern, reduzieren wir die Systemkomplexität und ermöglichen gleichzeitig die Integration weiterer Datenkompressionsalgorithmen in das System.

FPGA Datenerfassung mit hohem Durchsatz

Im Rahmen der ersten Entwicklungspläne für die 6G-Mobilkommunikation werden Testfelder mit Prototypen und Demonstrationsgeräten eingerichtet. Bei den Tests werden große Mengen an Daten erzeugt, die von Antennen-Prototypen empfangen werden und für weitere Untersuchungen gespeichert werden müssen. Die Analog/Digital-Wandlung und weitere flexible Verarbeitung wird durch RFSoC-Systeme ermöglicht, eine Kombination aus A/D-Wandler, FPGA und CPU. Um die Speicherung der Daten zu ermöglichen, müssen mehrere 100-Gbit/s-Links von mehreren RFSoC-Boards synchronisiert, an Server übertragen und auf Speichersystemen gespeichert werden.

Betreute abgeschlossene studentische Arbeiten (Auswahl)

  • BA: “Evaluation und Adaption von Open-Source FPGA-Architektur Frameworks“
  • SA: “Power Management Techniques in FPGA Architectures”
  • BA: “Design and Evaluation of Manual Placement Techniques for V-FPGA Tiles on FPGA”
  • BA: “Design and Evaluation of Hard-Logic Adder Extensions for Virtual FPGAs”
  • MA: “Designing a Framework to Evaluate the Performance of Region-based FPGA Power Management Using VPR”
  • MA: “Entwurf einer dynamisch aktualisierbaren Filterarchitektur für Digitales Beamforming mit hohem Datendurchsatz”
  • BA: “Implementation of a Data-Driven, Semi-Autonomous Control for the KIT Prosthetic Hand”

Publikationen


2021
Zeitschriftenaufsätze
From MOSFETs to Ambipolar Transistors: Standard Cell Synthesis for the Planar RFET Technology.
Reuter, M.; Pfau, J.; Krauss, T. A.; Becker, J.; Hofmann, K.
2021. IEEE transactions on circuits and systems / 1, 68 (1), 114–125. doi:10.1109/TCSI.2020.3035889
Proceedingsbeiträge
Evaluation of Different Manual Placement Strategies to Ensure Uniformity of the V-FPGA.
Pfau, J.; Zaki, P. W.; Becker, J.
2021. Applied Reconfigurable Computing. Architectures, Tools, and Applications: 17th International Symposium, ARC 2021, Virtual Event, June 29–30, 2021, Proceedings. Ed.: S. Derrien, 35–49, Springer Verlag. doi:10.1007/978-3-030-79025-7_3
2020
Proceedingsbeiträge
A Hardware Perspective on the ChaCha Ciphers: Scalable Chacha8/12/20 Implementations Ranging from 476 Slices to Bitrates of 175 Gbit/s.
Pfau, J.; Reuter, M.; Harbaum, T.; Hofmann, K.; Becker, J.
2020. 2019 32nd IEEE International System-on-Chip Conference (SOCC), Singapore, 3-6 Sept. 2019, 294–299, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/SOCC46988.2019.1570548289
Towards Ambipolar Planar Devices: The DeFET Device in Area Constrained XOR Applications.
Reuter, M.; Pfau, J.; Krauss, T. A.; Moradinasab, M.; Schwalke, U.; Becker, J.; Hofmann, K.
2020. Proceedings of the 11th IEEE Latin American Symposium on Circuits & Systems (LASCAS), San Jose, Costa Rica, February 15-28, 2020, Article No. 9069043, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/LASCAS45839.2020.9069043
2019
Proceedingsbeiträge
From MOSFETs to Ambipolar Transistors: A Static DeFET Inverter Cell for SOI.
Reuter, M.; Krauss, T. A.; Moradinasab, M.; Pfau, J.; Schwalke, U.; Becker, J.; Hofmann, K.
2019. Proceedings. 2019 IEEE Asia Pacific Conference on Circuits and Systems : Royal Orchind Sheraton Hotel and Towers Bangkok, Thailand, November 11-14, 2019, 113–116, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/APCCAS47518.2019.8953083
2018
Proceedingsbeiträge
Reconfigurable FPGA-Based Channelization Using Polyphase Filter Banks for Quantum Computing Systems.
Pfau, J.; Figuli, S. P. D.; Bähr, S.; Becker, J.
2018. Applied Reconfigurable Computing - Architectures, Tools, and Applications, Proceedings of the 14th International Symposium, ARC 2018, Santorini, Greece, 2nd - 4th May 2018. Ed.: Nikolaos Voros, 615–626, Springer. doi:10.1007/978-3-319-78890-6_49
2016
Zeitschriftenaufsätze
Development of a Latency Optimized Communication Device for WAVE and SAE Based V2X-Applications.
Pistorius, F.; Lauber, A.; Pfau, J.; Klimm, A.; Becker, J.
2016. SAE technical papers, 2016-April, 1–11. doi:10.4271/2016-01-0150