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M. Sc. Johannes Pfau

Wissenschafticher Mitarbeiter
Gruppe: Prof. Becker
Raum: 218.1
Tel.: +49 721 608-41939
Fax: +49 721 608-42511
johannes pfauLob4∂kit edu

Engesserstr. 5

76131 Karlsruhe



M. Sc. Johannes Pfau

Lebenslauf

 

  • Geboren im August 1991 in Freudenstadt, Deutschland
  • Studium der Elektrotechnik und Informationstechnik am KIT (2012 – 2017)
    • Thema der Bachelorarbeit: Evaluation und Implementierung eines latenzoptimierten Kommunikation-Managers im Car2X Kontext
    • Studienmodell Master: Systems Engineering mit Wahlfächern im Bereich VLSI und Schaltungsdesign
    • Thema der Masterarbeit: Scalable FPGA-based Channelization using Polyphase Filter Banks
  • Wissenschaftlicher Mitarbeiter am ITIV seit 2017
  • Sprachen: Deutsch, Englisch

 

Forschung

Die Weiterentwicklung moderner Prozessor- und FPGA-Technologien basiert seit Jahren hauptsächlich auf der Miniaturisierung bestehender CMOS Technologien und insbesondere auf der Verringerung der Feature Size in der Silizium Halbleitertechnologie. Zwischenzeitlich nähern wir uns einem Punkt, an dem eine weitere Miniaturisierung der Silizium CMOS Technologie unverhältnismäßig teuer und komplex wird.
Forschungsschwerpunkte zu diesem Thema konzentrieren sich einerseits auf die Realisierung von Systemarchitekturen mit neuartigen Transistoren. So stellt sich beispielsweise die Frage ob und inwiefern die fein rekonfigurierbare Logik von FPGAs auf ambipolare Transistortechnologien abgebildet werden kann. Solche Transistoren können über ein zusätzliches Gate als n- oder p-Kanal Transistor konfiguriert werden und bieten damit das Potential, rekonfigurierbare Logik effizienter abbilden zu können, als es mit bestehenden CMOS Technologien möglich ist.
Andererseits kann eine Performancesteigerung von Prozessoren und FPGAs auch durch Optimierungen und neuartige Konzepte auf Systemebene erreicht werden. So ist es bei ASICs seit einiger Zeit üblich, Teile des ASICS mit verschiedenen Spannungen zu betreiben. Dies erlaubt höhere Taktraten für Performance-kritische Teilsysteme und eine reduzierte Verlustleistung in den restlichen Teilsystemen. Die Übertragung dieses Konzeptes auf FPGA Architekturen, was unter anderem eine dynamische Klassifizierung der implementierten Schaltung in Performance kritische und nicht kritische Teile erfordert, ist Gegenstand aktueller Forschung. 

Publikationen


2018
Proceedingsbeiträge
Reconfigurable FPGA-Based Channelization Using Polyphase Filter Banks for Quantum Computing Systems.
Pfau, J.; Figuli, S. P. D.; Bähr, S.; Becker, J.
2018. Applied Reconfigurable Computing - Architectures, Tools, and Applications, Proceedings of the 14th International Symposium, ARC 2018, Santorini, Greece, 2nd - 4th May 2018. Ed.: Nikolaos Voros, 615-626, Springer, Cham. doi:10.1007/978-3-319-78890-6_49
2016
Zeitschriftenaufsätze
Development of a Latency Optimized Communication Device for WAVE and SAE Based V2X-Applications.
Pistorius, F.; Lauber, A.; Pfau, J.; Klimm, A.; Becker, J.
2016. SAE technical papers, 2016-April, 1-11. doi:10.4271/2016-01-0150