Fabian Kempf, M.Sc.

  • Engesserstr. 5

    76131 Karlsruhe

Forschung

Laufzeitadaptive Many-Core-Architekturen

Moderne Prozessoren müssen immer mehr gegensätzlich Anforderungen erfüllen. Prozessoren sollen nicht nur immer leistungsfähiger und effizienter, sondern auch immer fehlerresistenter werden. Eine Lösung, um diese widersprüchlichen Anforderungen zu erfüllen, sind adaptive Prozessorarchitekturen, welche sich den Anforderungen und der Situation anpassen.  Durch eine Adaptivität zur Laufzeit kann während des Betriebes der beste Kompromiss zwischen den Anforderungen zu erzielen.

Fehlertoleranzmechanismen auf Basis adaptiver Hardwareredundanz

Mit der zunehmenden Automatisierung des Fahrens steigt das Risiko, dass elektronische Fehlfunktionen im Fahrzeug zu physischen Schäden führen. Daher müssen in diesem Zusammenhang relevante Komponenten immer häufiger so ausgelegt werden, dass sie trotz solcher Fehlfunktionen ein definiertes Mindestmaß an Funktionalität zuverlässig erbringen. Hierfür ist der Einsatz geeigneter Fehlertoleranzmechanismen notwendig. Wir forschen daran, solche Mechanismen unter Verwendung adaptiver Hardwareredundanz besonders kosteneffizient zu realisieren.

Absicherung von KI-Beschleunigern im sicherheitskritischen Umfeld

Die Grundlage für autonomes Fahren und weitere sicherheitskritische Anwendungen ist die zuverlässige Erkennung der unmittelbaren Umgebung mithilfe von Kameras, sowie Radar- und Lidarsensoren. Die besten Ergebnisse zur Objekterkennung liefert hier maschinelles Lernen, z.B. Convolutional Neural Networks. Die Herausforderung besteht akut darin, diese neuronalen Netze in eingebettete Systeme zu integrieren und dabei die Zuverlässigkeit sicherzustellen. Insbesondere zufällige Hardwarefehler sowie die Unfähigkeit, die eigene Unsicherheit zu schätzen, verhindern noch den sicherheitskritischen Einsatz.

Lehre

Übungen zu 2311615 Digitaltechnik

Betreute studentische Arbeiten (Auswahl)

  • SA: “Fault Tolerance in Embedded Mixed Critical Systems”

  • BA: “Concept and implementation of a dynamic lockstep architecture for a LEON3 Many-Core System”

  • BA: “Concept and implementation of a cache-based fault-tolerant mechanism for the LEON3 processor”

  • MA: “Concept and Implementation of an adaptive cache architecture for a LEON3 Many-Core System”

  • MA: “Investigation of machine learning approaches for error detection in control flow based on bus snooping”

Publikationen


2021
Proceedingsbeiträge
An Adaptive Lockstep Architecture for Mixed-Criticality Systems.
Kempf, F.; Hartmann, T.; Bähr, S.; Becker, J.
2021. 2021 IEEE Computer Society Annual Symposium on VLSI (ISVLSI): 7-9 July 2021, Tampa, FL, USA, 7–12, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/ISVLSI51109.2021.00013
2020
Proceedingsbeiträge
Embedded Image Processing the European Way: A new platform for the future automotive market.
Hotfilter, T.; Kempf, F.; Becker, J.; Reinhardt, D.; Baili, I.
2020. 6th IEEE World Forum on Internet of Things, WF-IoT 2020, New Orleans, United States, 2 - 16 June 2020, Art.Nr. 9221396, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/WF-IoT48130.2020.9221396
2019
Zeitschriftenaufsätze
Worst-Case Execution-Time-Aware Parallelization of Model-Based Avionics Applications.
Reder, S.; Kempf, F.; Bucher, H.; Becker, J.; Alefragis, P.; Voros, N.; Skalistis, S.; Derrien, S.; Puaut, I.; Oey, O.; Stripf, T.; Ferdinand, C.; David, C.; Ulbig, P.; Mueller, D.; Durak, U.
2019. Journal of aerospace information systems, 16 (11), 521–533. doi:10.2514/1.I010749
Proceedingsbeiträge
A Network on Chip Adapter for Real-Time and Safety-Critical Applications.
Kempf, F.; Anantharajaiah, N.; Masing, L.; Becker, J.
2019. 32nd IEEE International System on Chip Conference, SOCC 2019; Singapore; Singapore; 3 September 2019 through 6 September 2019. Ed.: D. Zhao, 39–44, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/SOCC46988.2019.1570558594
Dynamic and scalable runtime block-based multicast routing for networks on chips.
Anantharajaiah, N.; Kempf, F.; Masing, L.; Lesniak, F. M.; Becker, J.
2019. Proceedings of the 12th International Workshop on Network on Chip Architectures (NoCArc 2019), Columbus, OH, Ocober 12-13, 2019, 1–6, Association for Computing Machinery (ACM). doi:10.1145/3356045.3360718
2018
Proceedingsbeiträge
Data Reduction and Readout Triggering in Particle Physics Experiments Using Neural Networks on FPGAs.
Baehr, S.; Kempf, F.; Becker, J.
2018. Proceedings of the 18th International Conference on Nanotechnology (IEEE-NANO 2018), Cork, IRL, July 23-26, 2018, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/NANO.2018.8626239
Data Readout Triggering for Phase 2 of the Belle II Particle Detector Experiment Based on Neural Networks.
Baehr, S.; Kempf, F.; Becker, J.
2018. Proceedings of the 31th IEEE International System-on-Chip Conference (SOCC), Arlington, VA, September 4-7, 2018, 174–179, Institute of Electrical and Electronics Engineers (IEEE). doi:10.1109/SOCC.2018.8618563