Umfeld

Elektronik spielt eine immer größere Rolle bei der Erfüllung von steigenden Anforderungen in den Mobilitätsdomänen wie Automotiv, Avionik oder auch der Raumfahrt. Von diesen elektrischen Systemen wird in Zukunft ein hohes Maß an Leistungsfähigkeit bei gleichzeitig steigenden Anforderungen der Sicherheit und Zuverlässigkeit abverlangt.

Eine Lösung dieser Problematik bieten Many-Core-Systeme, welche zur Steigerung der Zuverlässigkeit interne Redundanzen aufweisen. Das ITIV beschäftigt sich in diesem Bereich mit der Erforschung von Many-Core-Systemen, welche diese Redundanz zur Laufzeit dynamisch und adaptiv anpassen können.

Aufgabe

In dieser Arbeit soll ein Worst-Case Traversal Time (WCTT) Modell für ein Network on Chip (NoC) erarbeitetet und untersucht werden. Das zu entwickelnde Modell soll in eine funktionale SystemC-Simulationsumgebung eingebunden werden, um Aussagen über mögliche Deadlocks, Starvation und die zu erwartenden WCTT zu treffen.

Die Arbeit gliedert sich in drei Teilbereiche:

Literaturrecherche
Erarbeitung eines Simulationskonzepts
Implementierung und Bewertung des erarbeiteten Konzepts

Voraussetzungen

Kenntnisse über Hardware-, Prozessor-Architekturen und Network on Chip
Kenntnisse in SystemC / C++ sind von Vorteil
Motivation und Interesse am selbstständigen Lösen von technischen Problemen