english  | Home | Impressum | Datenschutz | KIT

Projekt InvasIC

 

 

Sonderforschungsbereich/Transregio 89 - Invasives Rechnen - InvasIC

 

Unter dem Begriff Invasives Rechnen wird ein völlig neues Paradigma für den Entwurf und die Programmierung zukünftiger paralleler Rechensysteme erforscht. Die Grundidee besteht darin, parallelen Programmen die Fähigkeit zu verleihen, in einer als Invasion bezeichneten Phase ressourcengewahr Berechnungen auf eine Menge aktuell verfügbarer Ressourcen zu verteilen, und nach paralleler Abarbeitung diese in einer als Rückzug bezeichneten Phase wieder frei zu geben. Um diese neue Art der selbstadaptiven und ressourcengewahren Programmierung auf zukünftigen MPSoCs (engl. Multi-Processor-Systems-on-a-Chip) effizient zu ermöglichen, bedarf es neuer Programmierkonzepte, Sprachen und Compilern wie auch Laufzeit- bzw. Betriebssystemen sowie revolutionärer Architekturerfindungen, die sich auf die Rekonfigurierbarkeit von sowohl Prozessor-, Verbindungs- als auch Speicher- Ressourcen beziehen.

Sonderforschungsbereich/Transregio 89... 

 

Teilprojekte:

B1 Adaptive, anwendungsspezifische, invasive Mikroarchitekturen

B1 untersucht Mechanismen, die unter Verwendung einer zur Laufzeit rekonfigurierbaren Hardware Adaptivität im Instruktionssatz (ISA) und der Mikroarchitektur (μArch) bieten. Wir werden Konzepte und Methoden untersuchen, um diese Hardware und μArch innerhalb eines i-Cores zu invadieren. Die Ziele sind es, die Konzepte führender rekonfigurierbarer Prozessoren für invasives Rechnen zu erweitern und deren Vorteile nutzbar zu machen. Der Fokus liegt auf i) Untersuchung von Laufzeitadaptivität der μArch, ii) bedarfsabhängige Bereitstellung i-let-spezifischer ISA und iii) dynamische Beschleunigung von grundlegenden Invasionskommandos und Laufzeitsystem.

 

B5 Invasive NoCs – autonome, selbst-optimierende Kommunikationsinfrastrukturen für eingebettete Mehrprozessor-Systeme

B5 befasst sich mit der Erforschung und dem Entwurf invadierbarer On-Chip-Kommunikationsnetze (sog. iNoCs) mit Fokus auf drei zentralen Problemstellungen: a) Definition notwendiger Protokolle und Routerfunktionalitäten zur Invasion von Kommunikationskanälen, b) Charakterisierung und Laufzeit-Vorhersage des Kommunikationsaufkommens zur Verbesserung von Datendurchsatz und Ressourcenauslastung sowie c) dezentrale Strategien zur kostengünstigen Einbettung anwendungsspezifischer Kommunikationsmuster und -topologien unter Berücksichtigung von Latenzschranken, konkurrierenden Invasionsanfragen als auch temporären Linkausfällen.

 

Z2 Validierung und Demonstrator

Teilprojekt Z2 beschreibt die FPGA-basierte Demonstrationsplattform, die benötigt wird, a) um frühzeitig Konzepte invasiver Hardware, Software und Algorithmen bewerten zu können, b) um Risiken für den nachfolgenden Entwurf des invasiven ASIC zu reduzieren und c) um ein heterogenes, invasives MPSoC prototypisch zu realisieren, da Simulationsansätze hinsichtlich Komplexität und Genauigkeit nicht einsetzbar sind.

 

Links zur Projektwebseite:

B1: http://invasic.informatik.uni-erlangen.de/en/tp_b1_PhII.php
B5: http://invasic.informatik.uni-erlangen.de/en/tp_b5_PhII.php
Z2: http://invasic.informatik.uni-erlangen.de/en/tp_z2_PhII.php

 

Partner

  • FAU: Friedrich-Alexander-Universität Erlangen-Nürnberg www.fau.de
  • TUM: Technische Universität München www.tum.de 

 

 

 

Fotos von Projekttreffen:

 

Jahresversammlung in Blaubeuren, 15-16 September 2016 (Bericht zum Meeting unter http://invasic.informatik.uni-erlangen.de/en/intern_meeting.php)

 

 

Halbjahresversammlung 14.02.2011

 

 

 

Team Teilbereich Z2

 

 

Projekttreffen in Pommersfelden

 

 

 

Veröffentlichungen (mit ITIV-Beteiligung)


Publikationen