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Dr.-Ing. Carsten Tradowsky

ESS / Wissenschaftlicher Mitarbeiter
Gruppe: Prof. Becker
tradowskyBay2∂fzi de

Forschungszentrum Informatik (FZI)
Haid- und Neu-Str. 10-14
76131 Karlsruhe 



Dipl.-Ing. Carsten Tradowsky

Lebenslauf

  • Geboren im Mai 1985
  • Studium Elektro- und Informationstechnik am KIT bis 2011
    Vertiefungsrichtung: System On Chip
    Führungskompetenz und unternehmerisches Denken (FunD)
    Diplomarbeit: Entwurf und Modellierung einer laufzeitadaptiven Prozessorpipeline auf Basis des LEON3
    Studienarbeit: Design und Implementierung eines Testprozessors auf Basis der Xilinx PicoBlaze Architektur
  • Wissenschaftlicher Mitarbeiter am ITIV seit 2012
  • Vertreter der wissenschaftlichen Mitarbeiter im Konvent
  • Mitglied im Vorstand des dezentralen Konvents der Doktorandinnen und Doktoranden

Forschung

Projektarbeit:
  • TCRC 89 "Invasive Computing" (InvasIC)
    Unter dem Begriff Invasives Rechnen wird ein völlig neues Paradigma für den Entwurf und die Programmierung zukünftiger paralleler Rechensysteme erforscht. Die Grundidee besteht darin, parallelen Programmen die Fähigkeit zu verleihen, in einer als Invasion bezeichneten Phase ressourcengewahr Berechnungen auf eine Menge aktuell verfügbarer Ressourcen zu verteilen, und nach paralleler Abarbeitung diese in einer als Rückzug bezeichneten Phase wieder frei zu geben. Um diese neue Art der selbstadaptiven und ressourcengewahren Programmierung auf zukünftigen MPSoCs (engl. Multi-Processor-Systems-on-a-Chip) effizient zu ermöglichen, bedarf es neuer Programmierkonzepte, Sprachen und Compilern wie auch Laufzeit- bzw. Betriebssystemen sowie revolutionärer Architekturerfindungen, die sich auf die Rekonfigurierbarkeit von sowohl Prozessor-, Verbindungs- als auch Speicher- Ressourcen beziehen.
    • Projekt B1: Laufzeitadaptive, anwendungsspezifische invasive Mikroarchitekturen
      Project B1 investigates mechanisms that provide run-time adaptivity in the microarchitecture (μArch) and by using a run-time-reconfigurable fabric. The goals are to advance the concepts of state-of-the-art reconfigurable processors towards invasion and to exploit their benefits in the invasive computing project. We propose concepts and methods that allow invading the reconfigurable fabric and μArch within the invasive core (i-Core). The focus is to (i) investigate run-time adaptivity at the μArch level (e.g. dynamic L1 cache size or branch prediction) and (ii) provide so-called Special Instructions (SIs, implemented by i-let-specific accelerators) on demand.
  • DAAD project TEACher: TEach AdvanCEd Reconfigurable architectures and tools
    Throughout the TEAChER project we aim to develop educational material for teaching topics related to the 2D and 3D reconfigurable architectures. More specifically, during these lessons we plan to address both architectural-oriented issues, topics related to CAD algorithms, as well as efficient ways for digital design with the usage of advanced programming languages. As there are different demands for training in this domain, the developed material will be appropriately tuned for the target audience, spanning from undergraduate studies up to PhD. For this purpose, we plan to prepare slides, presentation, books, CD/DVDs, as well as laboratory exercises for each of these topics. Apart from the conventional educational methods that will be taken into consideration during the preparation of this material, we aim to develop a virtual classroom, where students will have remote access both to theoretical, as well as laboratory infrastructure. Another outcome of this project is expected to be a number of workshops and summers schools, where Professors and key persons from related industry will give lectures.

Eigene Forschungsinteressen:

  • Rekonfigurierbare System-on-Chip Prozessorarchitekturen
  • Open Signal Processing Workstation (OSPW)
  • Audio Signalverarbeitung

 

 

 

Studentische Arbeiten:

HiWi-Stellen
Titel


Bearbeitete und abgeschlossene studentische Arbeiten
Thema Art der Arbeit Bearbeiter/in
Ermöglichen der Software-Basierten Laufzeit-Parametrisierung der adaptiven Cache Architektur in einem Shared Memory Multi-/Many Core System Masterarbeit 14.06.2016 (Nr. 2117)
Flexibles, partielles Parametrisieren von Software-definierten Bereichen des adaptiven Caches zur Laufzeit in einem Shared Memory Multi-/Many Core System Masterarbeit 14.06.2016 (Nr. 2116)
Evaluierung einer adaptiven Cache-Architektur anhand von invasiven Anwendungsszenarien; Evaluation of an Adaptive Cache Architecture Based on Invasive Application Scenarios Bachelorarbeit 12.10.2015 (Nr. 2012)
Optimierung der adaptiven Sprungvorhersage des i-Cores in der InvasIC Architektur; Optimization of the Invasive Branch Prediction of the i-Core in the InvasIC Architecture Bachelorarbeit 17.07.2015 (Nr. 1986)
Evaluation der adaptiven Sprungvorhersage des i-Cores in der InvasIC Architektur; Evaluation of the Invasive Branch Prediction of the i-Core in the InvasIC Architecture Bachelorarbeit 17.07.2015 (Nr. 1985)
Automatische Laufzeitgenerierung von Schleifen-Beschleunigern mit partieller dynamischer Rekonfiguration innerhalb der invasiven Mikroarchitektur; Masterarbeit 28.05.2015 (Nr. 1963)
Dynamische Reallokation von rekonfigurierbaren adaptiven Multi-Core Cache-Strukturen Diplomarbeit 13.05.2014 (Nr. 1825)
Design und Modellierung einer adaptiven superskalaren Prozessorpipeline auf Basis des LEON3 Masterarbeit 13.05.2014 (Nr. 1823)
Design und Modellierung des SmartLoCore ASIP-Konzeptes für Lokalisierungsalgorithmen Bachelorarbeit 29.04.2014 (Nr. 1828)
Evaluation der adaptiven Sprungvorhersage des i-Cores zur Anwendbarkeit in invasiven Applikationsszenarien; Evaluation of the Applicability of the Adaptive Branch Predition of the i-Core in Invasive Application Scenarios Bachelorarbeit 09.04.2014 (Nr. 1810)
Adaptive digitale Audiosignalverarbeitung auf partiell und dynamisch rekonfigurierbarer Hardware; Adaptive Digital Audio Signal Processing on Partial and Dynamic Reconfigurable Hardware Masterarbeit 22.11.2013 (Nr. 1762)
Design und Implementierung von rekonfigurierbaren adaptiven Cache-Strukturen auf Xilinx FPGAs; Design and Implementation of Reconfigurable Adaptive Cache Structures on Xilinx FPGAs Masterarbeit 10.09.2013 (Nr. 1721)
Vergleich von modellbasierten high-level Beschreibungen für FPGA Zielarchitekturen anhand von Audio-Signalverarbeitungsalgorithmen; Comparison of model-based high-level descriptions for FPGA target architectures based on audio signal processing algrithms Bachelorarbeit 06.05.2013 (Nr. 1710)
Modellierung und Evaluation der invasiven Mikroarchitektur Diplomarbeit 08.04.2013 (Nr. 1671)
Design und Implementierung einer laufzeitadaptiven balancierten Prozessor-Pipeline auf Basis des LEON3 Bachelorarbeit 08.04.2013 (Nr. 1668)
Erweiterung der Co-Simulation um Online und Offline Debugging Methoden; Co-simulation extension by Online and Offline Debugging methods Bachelorarbeit 13.03.2013 (Nr. 1670)
Entwurf und Modellierung eines online Hardware-Monitors für die LEON3 Prozessorpipeline Diplomarbeit 08.02.2013 (Nr. 1651)
Evaluation, Implementierung und Optimierung von adaptiven Sprungvorhersagen Diplomarbeit 17.01.2013 (Nr. 1643)
Konzeptionierung, Modellierung und anwendungsspezifische Optimierung eines Low-Power Prozessors auf Basis der ARM Architektur Diplomarbeit 06.11.2012 (Nr. 1594)
Design und Implementierung von adaptiven Cache-Strukturen; Design and Implementation of adaptive Cache structures Bachelorarbeit 22.10.2012 (Nr. 1618)
Design und Implementierung von Signalverarbeitungsalgorithmen auf unterschiedlichen Zielarchitekturen; Design and implementation of signal processing algorithms on different target architectures Bachelorarbeit 22.10.2012 (Nr. 1615)
Bestimmung von Temperaturgradienten auf rekonfigurierbarer Hardware Bachelorarbeit 07.05.2012 (Nr. 1567)



Aktuelle Veröffentlichungen


Journals & Bücher
  • C. Tradowsky, E. Cordero, C. Orsinger, M. Vesper, J. Becker
    Adaptive Cache Structures
    In Architecture of Computing Systems -- ARCS 2016: 29th International Conference, Nuremberg, Germany, April 4-7, 2016, Proceedings, S. 87--99, 2016

  • C. Tradowsky, E. Cordero, C. Orsinger, M. Vesper, J. Becker
    A Dynamic Cache Architecture for Efficient Memory Resource Allocation in Many-Core Systems
    In Applied Reconfigurable Computing: 12th International Symposium, ARC 2016 Mangaratiba, RJ, Brazil, March 22--24, 2016 Proceedings, S. 343--351, 2016

  • C. Tradowsky, T. Harbaum, L. Masing, J. Becker
    A Novel ADL-based Approach to Design Adaptive Application-Specific Processors
    In Best of ISVLSI, 2016

Konferenz- & Workshop-Beiträge
  • T. Harbaum, C. Schade, M. Damschen, C. Tradowsky, L. Bauer, J. Henkel, J. Becker
    Auto-SI: An Adaptive Reconfigurable Processor with Run-time Loop Detection and Acceleration
    In 30th IEEE International System-on-Chip Conference (SOCC), 2017

  • C. Tradowsky, T. Gaedeke, T. Bruckschloegl, W. Stork, K. D. Mueller-Glaser, J. Becker
    SmartLoCore: A Concept for an Adaptive Power-Aware Localization Processor
    In 22nd Euromicro International Conference on Parallel, Distributed and Network-Based Processing (PDP), S. 478-481, 2014

  • P. Figuli, C. Tradowsky, N. Gaertner, J. Becker
    ViSA: A Highly Efficient Slot Architecture Enabling Multi-Objective ASIP Cores
    In International Symposium on System-on-Chip (SoC), S. 1-8, 2013

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