english  | Home | Impressum | Datenschutz | KIT

Digital Hardware Design Laboratory

Digital Hardware Design Laboratory
Typ: Praktikum (P) Links:
Semester: SS 2019
Beginn: Preliminary discussion: April 25th, 2019
Dozent:

Prof. Dr.-Ing. Dr. h. c. Jürgen Becker
Betreuer: Augusto Hoppe, Simon Reder

 

SWS: 4
LVNr.: 2311645
Hinweis:

This course is equivalent to the German variant “Praktikum Entwurf digitaler Systeme (PES)”.

The registration for the laboratory is done online on the KIT ILIAS portal by joining the respective ILIAS course room (https://ilias.studium.kit.edu/goto.php?target=crs_941407). The online registration starts on April 1st 2019.

The preliminary discussion takes place on Monday, April 25th 2019 at 2 pm in room 115 (Engesserstr. 5, Building 30.10) of the Institute for Information Processing Technologies. The laboratory itself will be held weekly on Mondays from 2 pm to 6 pm. Presence in the laboratory afternoons is mandatory. In case of a high number of participants, a second time slot will be available on Thursdays from 2 pm to 6 pm.

The number of workplaces in the laboratory is limited. Online registration does not guarantee participation in the course. The final decision on participation will be made in the preliminary discussion. Students, for whom this laboratory is a compulsory course, will be prioritized.

Praktikum Entwurf digitaler Systeme (PES)/ Digital Hardware Design Laboratory (DHL)

Voraussetzungen

Kenntnisse im Entwurf und in der Entwurfsautomatisierung elektronischer Systeme (z.B. Lehrveranstaltungen SAE, Nr. 23606, HSO, Nr. 23619 oder HMS, Nr. 23608).

 

Inhalt

Das Praktikum Entwurf digitaler Systeme (PES) ist Teil der TivSeg Projektpraktika am ITIV. Hierbei steht der Teil der FPGA-Logik des TivSeg-Systems im Vordergrund, der für die Bildverarbeitung der Kameradaten zuständig ist, welche eine Grundvoraussetzung der Bewegungssteuerung des autonomen TivSeg-Systems darstellt.
 
Im Praktikum werden die aus den Vorlesungen bekannten Entwurfs- und Simulationsverfahren praktisch eingeübt. Zum Einsatz gelangen die in der Industrie weit verbreiteten kommerziellen Entwurfs- und Hardware-Synthesewerkzeuge der Firma Xilinx und das Simulationswerkzeug ModelSim von Mentor Graphics. Zum Test der erstellten Designs kommen industrielle Hardware-Plattformen zum Einsatz.
 
Zielplattform des Praktikums stellt das Digilent ZEDBOARD dar, welches mit einem Zynq System-on-Chip (SoC) FPGA ausgestattet ist, der sowohl über feld-programmierbare Logikteile als auch einen Dual-Core ARM Prozessor verfügt.
 
Im ersten Teil des Praktikums werden grundlegende Kenntnisse zu den Synthese- und Simulationstools und der Hardware-Beschreibungssprache Very High Speed Integrated Circuit Hardware Description Language (VHDL) vermittelt.
Den Einstieg in das Praktikum stellen die ersten vier Nachmittage dar, in denen die Studenten das Handwerkszeug zum Umgang mit den Tools, dem FPGA System und VHDL erlernen.
Zunächst lernen die Studenten Basiselemente eines FPGAs kennen und gewinnen einen Einblick in den Tool-Flow, um für FPGAs einen Programmierbitstrom zu erstellen. Darauf werden Grundlagen zur Erstellung von Testbenches vermittelt, welche benötigt werden, um selbstgeschriebene Module zu verifizieren. An einem weiteren Nachmittag steht die Beschreibung von synchronen Finite State Machines (FSMs) in VHDL im Mittelpunkt, welche zur Ablaufsteuerung von Hardware-Schaltungen essentiell sind. Zudem erlernen die Studenten die Instanziierung von hochgradig optimierten Hard-Blocks, welche das Design komplexer Schaltungsteile sehr erleichtern können. Am letzten Übungsnachmittag erlernen die Studenten die Entwicklung eigener VHDL-Module anhand vorgegebener Randbedingungen. Dies erfolgt am Bespiel der Entwicklung eines effizient zu implementierenden Signed-Dividierers. Zudem wird die Einbindung eigener Komponenten in ein Hardware/Software System anhand des Bussystems des ARM Prozessors des Zynq-FPGAs vermittelt.
 
Im Anschluss beginnt der eigentliche Teil des Projektpraktikums, in dem die Studenten selbständig einen Hardware-Beschleuniger entwickeln, mit dessen Hilfe das Zynq SoC System die Bildverarbeitung von Bewegtbildern durchführen kann.
Hierbei erhält das Zynq SoC RGB Daten von einer Kamera. Der ARM Prozessor stellt die Verbindung mit der Kamera her und sendet die Bilddaten über das Bussystem an den in FPGA-Logik zu implementierenden Hardware-Beschleuniger. Dieser extrahiert aus den Bildern markante Bereiche (Regions) und sendet die Ergebnisse an den ARM Prozessor zurück, welcher daraufhin die Bewegung des TivSeg-Systems koordinieren oder die erkannten Regions zu Visualisierungszwecken per HDMI-Schnittstelle an einen Monitor senden kann.