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Projekt InvasIC

 

 

Sonderforschungsbereich/Transregio 89 - Invasives Rechnen - InvasIC

 

Unter dem Begriff Invasives Rechnen wird ein völlig neues Paradigma für den Entwurf und die Programmierung zukünftiger paralleler Rechensysteme erforscht. Die Grundidee besteht darin, parallelen Programmen die Fähigkeit zu verleihen, in einer als Invasion bezeichneten Phase ressourcengewahr Berechnungen auf eine Menge aktuell verfügbarer Ressourcen zu verteilen, und nach paralleler Abarbeitung diese in einer als Rückzug bezeichneten Phase wieder frei zu geben. Um diese neue Art der selbstadaptiven und ressourcengewahren Programmierung auf zukünftigen MPSoCs (engl. Multi-Processor-Systems-on-a-Chip) effizient zu ermöglichen, bedarf es neuer Programmierkonzepte, Sprachen und Compilern wie auch Laufzeit- bzw. Betriebssystemen sowie revolutionärer Architekturerfindungen, die sich auf die Rekonfigurierbarkeit von sowohl Prozessor-, Verbindungs- als auch Speicher- Ressourcen beziehen.

Sonderforschungsbereich/Transregio 89... 

 

Teilprojekte:

B1 Adaptive, anwendungsspezifische, invasive Mikroarchitekturen

B1 untersucht Mechanismen, die unter Verwendung einer zur Laufzeit rekonfigurierbaren Hardware Adaptivität im Instruktionssatz (ISA) und der Mikroarchitektur (μArch) bieten. Wir werden Konzepte und Methoden untersuchen, um diese Hardware und μArch innerhalb eines i-Cores zu invadieren. Die Ziele sind es, die Konzepte führender rekonfigurierbarer Prozessoren für invasives Rechnen zu erweitern und deren Vorteile nutzbar zu machen. Der Fokus liegt auf i) Untersuchung von Laufzeitadaptivität der μArch, ii) bedarfsabhängige Bereitstellung i-let-spezifischer ISA und iii) dynamische Beschleunigung von grundlegenden Invasionskommandos und Laufzeitsystem.

 

B5 Invasive NoCs – autonome, selbst-optimierende Kommunikationsinfrastrukturen für eingebettete Mehrprozessor-Systeme

B5 befasst sich mit der Erforschung und dem Entwurf invadierbarer On-Chip-Kommunikationsnetze (sog. iNoCs) mit Fokus auf drei zentralen Problemstellungen: a) Definition notwendiger Protokolle und Routerfunktionalitäten zur Invasion von Kommunikationskanälen, b) Charakterisierung und Laufzeit-Vorhersage des Kommunikationsaufkommens zur Verbesserung von Datendurchsatz und Ressourcenauslastung sowie c) dezentrale Strategien zur kostengünstigen Einbettung anwendungsspezifischer Kommunikationsmuster und -topologien unter Berücksichtigung von Latenzschranken, konkurrierenden Invasionsanfragen als auch temporären Linkausfällen.

 

Z2 Validierung und Demonstrator

Teilprojekt Z2 beschreibt die FPGA-basierte Demonstrationsplattform, die benötigt wird, a) um frühzeitig Konzepte invasiver Hardware, Software und Algorithmen bewerten zu können, b) um Risiken für den nachfolgenden Entwurf des invasiven ASIC zu reduzieren und c) um ein heterogenes, invasives MPSoC prototypisch zu realisieren, da Simulationsansätze hinsichtlich Komplexität und Genauigkeit nicht einsetzbar sind.

 

Links zur Projektwebseite:

B1: http://invasic.informatik.uni-erlangen.de/en/tp_b1_PhII.php
B5: http://invasic.informatik.uni-erlangen.de/en/tp_b5_PhII.php
Z2: http://invasic.informatik.uni-erlangen.de/en/tp_z2_PhII.php

 

Partner

  • FAU: Friedrich-Alexander-Universität Erlangen-Nürnberg www.fau.de
  • TUM: Technische Universität München www.tum.de 

 

 

 

Fotos von Projekttreffen:

 

Jahresversammlung in Blaubeuren, 15-16 September 2016 (Bericht zum Meeting unter http://invasic.informatik.uni-erlangen.de/en/intern_meeting.php)

 

 

Halbjahresversammlung 14.02.2011

 

 

 

Team Teilbereich Z2

 

 

Projekttreffen in Pommersfelden

 

 

 

Veröffentlichungen (mit ITIV-Beteiligung)




Aktuelle Veröffentlichungen


Journals & Bücher
  • L. Ost, R. Garibotti, G. Sassatelli, G. Almeida, R. Busseuil, A. Butko, M. Robert, J. Becker
    Novel Techniques for Smart Adaptive Multiprocessor SoCs
    In IEEE Transactions on Computers, Band 99, S. 1, 2013

  • J. Heisswolf, A. Zaib, A. Weichslgartner, R. Koenig, T. Wild, J. Teich, A. Herkersdorf, J. Becker
    Virtual networks -- distributed communication resource management
    In ACM Trans. Reconfigurable Technol. Syst., Band 6, S. 8:1--8:14, 2013

  • D. Hillerkuss, R. Schmogrow, T. Schellinger, M. Jordan, M. Winter, G. Huber, T. Vallaitis, R. Bonk, F. Kleinow, F. Frey, M. Roeger, S. Koenig, A. Ludwig, A. Marculescu, J. Li, M. Hoh, M. Dreschmann, J. Meyer, S. Ben Ezra, N. Narkiss, B. Nebendahl, F. Parmigiani, P. Petropoulos, B. Resan, A. Oehler, K. Weingarten, T. Ellermeyer, J. Lutz, M. Moeller, M. Huebner, J. Becker, C. Koos, W. Freude, J. Leuthold
    26 Tbit s-1 line-rate super-channel transmission utilizing all-optical fast Fourier transform processing
    In nature photonics, S. 8, 2011

  • C. Tradowsky, M. Schreiber, M. Vesper, I. Domladovec, M. Braun, H.-J. Bungartz, J. Becker
    Towards Dynamic Cache and Bandwidth Invasion
    In Reconfigurable Computing: Architectures, Tools, and Applications, Band 8405, S. 97-107, 2014

  • P. Figuli, C. Tradowsky, J. A. Lucio Martinez, H. Sidiropoulos, K. Siozos, H. Stenschke, D. Soudris, J. Becker
    A Novel Concept for Adaptive Signal Processing on Reconfigurable Hardware
    In Applied Reconfigurable Computing, Band 9040, S. 311-320, 2015

Konferenz- & Workshop-Beiträge
  • M. Huebner, C. Tradowsky, D. Goehringer, L. Braun, F. Thoma, J. Henkel, J. Becker
    Dynamic Processor Reconfiguration
    In 2011 International Conference on Reconfigurable Computing and FPGAs (ReConFig), S. 123 -128, 2011

  • C. Tradowsky, E. Cordero, T. Deuser, M. Huebner, J. Becker
    Determination of On-Chip Temperature Gradients on Reconfigurable Hardware
    In International Conference on Reconfigurable Computing and FPGAs (ReConFig), S. 1-8, 2012

  • M. Huebner, D. Goehringer, C. Tradowsky, J. Henkel, J. Becker
    Adaptive processor architecture - invited paper
    In International Conference on Embedded Computer Systems (SAMOS), S. 244-251, 2012

  • C. Tradowsky, F. Thoma, M. Huebner, J. Becker
    LISPARC: Using an architecture description language approach for modelling an adaptive processor microarchitecture (Best Work-in-Progress (WiP) Paper Award)
    In 7th IEEE International Symposium on Industrial Embedded Systems (SIES), S. 279-282, 2012

  • C. Tradowsky, F. Thoma, M. Huebner, J. Becker
    On Dynamic Run-Time Processor Pipeline Reconfiguration
    In IEEE 26th International Parallel and Distributed Processing Symposium Workshops PhD Forum (IPDPSW), S. 419-424, 2012

Veröffentlichungen nach Jahren auflisten
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