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Konzeption und Implementierung eines universellen Beschleunigers für einen rekonfigurierbaren Prozessor

Konzeption und Implementierung eines universellen Beschleunigers für einen rekonfigurierbaren Prozessor
Forschungsthema:HDL Design
Typ:Bachelor-/ Masterarbeit
Datum:offen (zu vergeben)
Betreuer:

Dipl.-Inform. Tanja Harbaum

Konzeption und Implementierung eines universellen Beschleunigers für einen rekonfigurierbaren Prozessor

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Umfeld

In heutigen mobilen Computern, wie beispielsweise Tablets und Smartphones, sind Verlustleistung, Performanz und Chip-Fläche die maßgeblichen Begrenzungen zur Entwicklung kosteneffizienter Produkte. Ein Ausweg sind anwendungsspezifische Instruktionssatz-Prozessoren (ASIP), die speziell auf die Ausführung einer Aufgabe optimiert sind und somit eine effizientere Realisierung ermöglichen.
Als Erweiterung zu diesem Ansatz wird im Rahmen des InvasIC Projektes der i-Core entwickelt. Die Besonderheit des i-Cores ist die Möglichkeit der dynamischen Rekonfiguration zur Laufzeit zu verschiedenen auf die Anwendung angepassten ASIPs. Dieser Prozessor ist durch die Erkennung von Schleifen in der Lage, die rekonfigurierbare Fabric des i-Core, geeignete Hardwareimplementierungen zur Beschleunigung dynamisch zur Laufzeit in die entsprechenden Container zu laden. 

 

Aufgabe

Im Rahmen dieser Arbeit soll für den mit einer Schleifenerkennung erweiterten i-Core ein universaler Beschleuniger entworfen werden. Hierzu soll der vorhandene erweiterte Befehlssatz des i-Cores genutzt werden, um Eingangsregister für diesen Beschleuniger zu konfigurieren. Für die Realisierung soll ein Konzept entworfen und für die Virtex7 Plattform des Herstellers Xilinx implementiert werden, sowie in die vorhandene HDL Implementierung des i-Core integriert werden. Die Implementierung soll hinsichtlich der Anzahl verwendeter FPGA-Ressourcen, Taktgeschwindigkeit und Latenz analysiert werden. 

 

Voraussetzungen

  • VHDL-Kenntnisse
  • Erfahrungen mit Xilinx FPGAs und deren Entwicklungsumgebung