Umfeld:

In der Vergangenheit wurden meist Bussysteme verwendet um die einzelnen Komponenten eines Systems-on-Chip (SoC) zu verbinden. Für zukünftige Architekturen wird angenommen, dass die Anzahl der Komponenten so groß wird, dass die Kommunikation über Busse ineffizient wäre.
Um für solche Systeme eine schnelle Kommunikation zwischen den On-Chip-Komponenten (Prozessorelemente, Beschleuniger und Cache-System) und auch den Off-Chip-Komponenten (Hauptspeicher, Peripherie) zu erreichen, haben sich Networks-on-Chip (NoC) als der vielversprechendste Ansatz herauskristallisiert. Anders wie die exklusiv genutzten Bussysteme ermöglichen sie eine parallele Nutzung der Kommunikationsstruktur, sowie einen insgesamt wesentlich höheren Datendurchsatz und eine gute Skalierbarkeit für zukünftige SoCs.
Ein NoC besteht aus einzelnen Routern, welche über die sogenannten Ports und Links miteinander verbunden werden. Zusätzliche Ports an den Routern werden verwendet, um Prozessorkerne und andere SoC-Komponenten anzubinden.

Aufgabe:

In einem Network-on-Chip kann es aufgrund der verwendeten Routing-Algorithmen und der Laufzeitdynamik der Kommunikation zur Überlastung einzelner Router kommen. Um diese Überlastungen - die die Kommunikation stark verlangsamen - entgegenzuwirken, soll eine neuartige Strategie Namens „Re-Routing“ untersucht werden. Das Re-Routing soll eine gleichmäßigere Lastverteilung im NoC ermöglichen.
Im Rahmen dieser Arbeit soll dieser Mechanismus untersucht und anschließend in Hardware implementiert und in ein Network-on-Chip integriert werden.

Voraussetzungen:

Vorkenntnisse in VHDL oder Verilog sind wünschenswert, jedoch keine zwingende Voraussetzung.
Die Thematik richtet sich nicht nur an E-Technik-Studenten, sondern auch gerne an Studierende der Informatik!