Umfeld:

Zur Beschreibung elektronischer Systeme auf RTL-Ebene verwendet man heutzutage sog. Hardware Modelling Languages wie VHDL oder Verilog. Im Gegensatz dazu erlaubt eine Systemsprache wie SystemC eine Systembeschreibung auf abstrakterer Ebene als RTL, was einerseits eine höhere Geschwindigkeit in der Simulationsausführung mit sich bringt, andererseits aber die zeitliche Genauigkeit des Modells verringert. Je nach Fokus des Verifikationsschrittes sind entweder Modelle auf RTL oder Systemebene vorteilhaft. Eine Simulationsumgebung, die zur Laufzeit beide Modelle austauschen kann, kann demnach für eine Verkürzung des Verifikationsprozesses sorgen.

Aufgabe:

Im Rahmen dieser Arbeit soll eine Methode entwickelt werden, die eine Umschaltung zwischen den verschiedenen Abstraktionsebenen zur Laufzeit ermöglicht. Das Modell sollte auf drei Genauigkeitsebenen simulierbar sein: RTL, zyklenakkurat und time-annotated. Der Simulator erlaubt dadurch die Anpassung der Genauigkeit an die zu jedem Zeitpunkt notwendigen Bedingungen und damit eine optimale Anpassung der Ausführungsgeschwindigkeit der Simulation. Die Methode kann am Beispiel des LEON3 Prozessors evaluiert werden.
Zur Entwicklung dienen Tools wie z.B. der OSCI SystemC Kernel und ModelSim . Als Basis steht außerdem ein SPARCV8 Instruktionssatz Simulator als auch eine Referenz Plattform in HDL (Leon3 mit Compiler und Debugger) zur Verfügung.

Voraussetzungen:

Motivation und Interesse, selbstständige Arbeitsweise, Kenntnisse in C++ und VHDL